Os ambientes modernos de automação industrial apresentam forte interferência eletromagnética (EMI), vibração mecânica e ruído elétrico. Quando os sensores de campo transmitem sinais brutos ruidosos aos sistemas de controle, os controladores lógicos programáveis (PLCs) podem apresentar acionamentos falsos ou oscilações erráticas do processo.

A implementação de técnicas robustas de filtragem de sinais protege os circuitos de processamento do PLC e garante operações de automação industrial estáveis e previsíveis. Este guia de engenharia explica como a filtragem por hardware e software funciona em entradas digitais e analógicas de PLC, além de apresentar algoritmos práticos e boas práticas de comissionamento.

1. Fundamentos da filtragem de sinais em módulos de entrada de PLC

Os filtros de entrada ficam entre os dispositivos físicos de campo e o núcleo de execução do PLC. Seu principal objetivo é eliminar picos transitórios, repiques de contato e ruído de alta frequência, permitindo a passagem de mudanças genuínas no estado do processo.

Os circuitos de entrada de hardware direcionam os sinais de campo recebidos por redes físicas de filtros RC antes de encaminhar os dados ao isolador óptico. Em seguida, algoritmos de filtragem por software condicionam os sinais digitalizados nos ciclos de varredura da memória da CPU.

2. Implementação de filtros baseados em tempo para entradas digitais de PLC

Entradas digitais de campo provenientes de chaves fim de curso, botões de pressão e sensores de proximidade costumam sofrer com o repique dos contatos mecânicos. Sem filtragem, um único acionamento do botão pode gerar várias transições rápidas de sinal em poucos milissegundos.

A filtragem digital opera com um parâmetro de duração mínima, geralmente chamado de atraso de entrada ou tempo de debounce.

• O filtro ignora qualquer mudança de estado do sinal que não persista por mais tempo do que o tempo de filtragem definido (por exemplo, de 3 ms a 10 ms).
• Os pulsos de ruído de alta frequência são eliminados automaticamente antes de alcançar a memória da lógica interna.
• Os engenheiros podem ajustar as configurações de filtro digital nas configurações de hardware do Siemens TIA Portal ou do Rockwell Studio 5000.

Na lógica ladder, a filtragem por software simula esse comportamento usando temporizadores de retardo na energização (TON). O bit de saída é definido como TRUE somente depois que a entrada física permanecer continuamente em HIGH durante todo o tempo predefinido do temporizador.

3. Métodos avançados de filtragem para entradas analógicas de CLPs

Ao contrário dos sinais digitais binários, as entradas analógicas (4-20 mA, 0-10 V, RTDs, termopares) variam continuamente. Por isso, a filtragem analógica depende de algoritmos matemáticos de suavização, e não de simples atrasos temporais.

Os sistemas de controle geralmente implementam filtros de média móvel ou filtros passa-baixa de primeira ordem (filtros IIR de polo único). A equação matemática de um filtro passa-baixa digital de primeira ordem é:

Y(k) = Y(k-1) + a * [X(k) - Y(k-1)]

Onde:

• Y(k) representa o valor de saída filtrado atual.
• Y(k-1) é o valor de saída filtrado anterior.
• X(k) é o valor bruto não filtrado da entrada analógica.
• a representa o fator de suavização (entre 0,0 e 1,0).

Aumentar o fator de suavização do filtro atenua o ruído do sinal com eficácia. No entanto, os engenheiros de controle precisam equilibrar a intensidade da suavização com o atraso de fase, pois a filtragem excessiva retarda a resposta do sistema a mudanças legítimas do processo.

Observação de campo: Configurações altas de filtragem suavizam com eficiência curvas de processo ruidosas nas telas IHM. No entanto, o uso de coeficientes de filtragem agressivos em intertravamentos críticos de segurança ou malhas de movimento rápidas introduz atrasos perigosos na resposta. Reserve a filtragem passa-baixa intensa para malhas lentas de temperatura ou nível e mantenha as malhas de controle rápidas responsivas.

4. Compensações entre filtragem de hardware e algoritmos de software

Tanto as redes RC em nível de hardware quanto as rotinas de software da CPU oferecem benefícios distintos nas topologias de automação industrial.

A filtragem de hardware protege os optoacopladores internos sensíveis contra transientes de alta tensão e surtos de descarga eletrostática (ESD). No entanto, os parâmetros dos componentes de hardware permanecem fixos após a fabricação da placa de E/S.

A filtragem por software permite o ajuste flexível e dinâmico de parâmetros diretamente nos blocos de função do CLP. Por isso, projetos modernos de SDCD e CLP combinam a proteção RC de hardware integrada a algoritmos de passa-baixa configuráveis por software para rejeitar ruídos de forma ideal.

5. Diretrizes práticas para ajustar filtros de entrada de CLPs

A calibração dos filtros de entrada exige a análise da dinâmica do processo e dos perfis de ruído durante o comissionamento do sistema:

1. Entradas digitais: Configure atrasos de debounce de hardware entre 3 ms e 20 ms para interruptores mecânicos. Reduza o atraso para 0.1 ms em módulos de contadores de alta velocidade que monitoram encoders incrementais.
2. Sinais de temperatura (dinâmica lenta): Aplique uma filtragem passa-baixa intensa (fator de suavização a = 0.05 a 0.1) para suprimir o ruído térmico ambiente.
3. Loops de vazão e pressão (dinâmica rápida): Use uma filtragem leve (fator de suavização a = 0.3 a 0.5) para manter a estabilidade do loop sem causar atraso de fase no PID.

Cenário de aplicação real: Redução de ruído no medidor de vazão do tanque de polpa

Descrição do problema

Uma unidade de beneficiamento mineral apresentou fortes oscilações em um loop de válvula de controle de vazão de polpa. O ruído elétrico gerado por VFDs de média tensão próximos induzia picos aleatórios no sinal de 4-20mA do medidor eletromagnético de vazão. O bloco PID do PLC reagia de forma brusca a esses picos falsos, causando a oscilação da válvula de controle e o desgaste prematuro do atuador.

Arquitetura da solução

Os engenheiros de automação implementaram uma estratégia de condicionamento de sinal em várias etapas:

1. Configuração de hardware: O filtro de hardware do canal de entrada analógica do PLC foi configurado como Médio (modo de rejeição de 60 Hz).
2. Implementação do algoritmo de software: Foi criado um bloco de função SCL dedicado no Siemens TIA Portal, que implementa um filtro passa-baixa digital de primeira ordem com uma constante alfa ajustável (a = 0.15).
3. Validação do sinal: Foi adicionado um algoritmo de rejeição de picos que descarta variações nas amostras brutas superiores a +/- 20% da vazão por varredura de um milissegundo.

Resultados operacionais

A curva da variável de processo filtrada se estabilizou completamente, suprimindo 98% dos picos de sinal induzidos pelo VFD. Os dados de entrada suavizados permitiram ajustar o loop PID de forma estável, reduzindo o desgaste mecânico da válvula de controle e eliminando as oscilações do processo.

Sobre o autor

Zhao Gang é engenheiro sênior de sistemas de controle, com mais de 15 anos de experiência industrial em usinas termelétricas, processos químicos e automação industrial pesada. É especialista em projeto de arquitetura PLC/DCS, integridade de sinais, mitigação de ruído e conformidade com as normas de segurança funcional (IEC 61508 / IEC 61511).