Détails du produit
Le ICS Triplex T8110B, également référencé comme le T8110B Trusted TMR Processor Module, fonctionne comme un composant matériel dédié à l'exécution de la logique de sécurité au sein des plateformes châssis T8100. Exécutant la logique via un bus inter-module triple redondant, l’unité traite le code applicatif avec une fréquence d’horloge de 100 MHz associée à 16 MB de DRAM EDO et 128 kB de mémoire variable NVRAM.
Spécifications matérielles
| Paramètre | Spécification |
|---|---|
| Modèle | T8110B |
| Marque | ICS Triplex |
| Origine | Royaume-Uni |
| Poids | 2,94 kg (6,48 lb) |
| Dimensions | 266 mm x 93 mm x 303 mm (10,5 in x 3,6 in x 12,0 in) |
| Température de fonctionnement | 0 °C à +60 °C (+32 °F à +140 °F) |
| Consommation électrique | 80 W charge maximale (dissipation thermique : 80 W) |
| Plage de tension | 20 VDC à 32 VDC |
| Châssis compatible | T8100 |
| Fréquence du processeur | 100 MHz |
| Configuration mémoire | 16 MB EDO DRAM (60 ns), 2 MB FLASH, 512 kB EPROM, 128 kB NVRAM |
| Capacité tampon SOE | 1000 événements (transferts vers tampon CI de 4000 événements) |
| Stockage des variables conservées | Booléens : 1 octet, Analogiques : 4 octets, Minuteries : 5 octets |
| Interface E/S | Bus inter-module triple redondant |
| Humidité relative | 10 % à 95 % sans condensation |
Contrôle de sécurité haute fiabilité & architecture TMR
Le T8110B met en œuvre une architecture de redondance modulaire triple (TMR) 2oo3 pour satisfaire aux critères de certification SIL3 dans les applications de sécurité à haute disponibilité. Les circuits de traitement tolérants aux pannes exécutent un vote synchronisé 2oo3 sur les voies internes du bus, garantissant une exécution en état sûr sans interruption des boucles de contrôle actives. L’isolation galvanique sur toutes les interfaces système empêche les transitoires électriques localisés de traverser les limites du bus, maintenant ainsi le déterminisme lors des cycles de balayage E/S à haute densité.
Questions fréquemment posées
Q : Comment les variables conservées sont-elles allouées dans la structure mémoire non volatile du T8110B ?
R : La mémoire des variables conservées utilise des allocations spécifiques : 1 octet par variable booléenne, 4 octets par variable analogique et 5 octets par variable minuterie dans l’espace NVRAM de 128 kB.
Q : Quelle est l’architecture de stockage de la séquence d’événements (SOE) sur le module processeur ?
R : Le T8110B dispose d’une capacité tampon SOE embarquée de 1000 événements, qui transfère automatiquement les enregistrements d’événements vers un tampon d’interface de communication (CI) pouvant stocker jusqu’à 4000 événements.
Q : Le module processeur T8110B peut-il être déployé dans des châssis d’extension secondaires ?
R : Non. Le module processeur T8110B est conçu spécifiquement pour fonctionner à l’intérieur du châssis système principal T8100.
Directives d’installation sur site
- Vérifiez que l’alimentation du backplane du châssis T8100 est comprise dans la tolérance de 20 VDC à 32 VDC avant d’insérer le module.
- Serrez les vis de retenue du module en haut et en bas du châssis pour assurer un contact de masse positif avec le cadre et un verrouillage mécanique aux connecteurs du backplane.
- Maintenez un flux d’air vertical non restreint au-dessus et en dessous de l’emplacement du châssis T8100 pour dissiper jusqu’à 80 W de charge thermique lors du traitement complet de la logique.
- Vérifiez les connexions de mise à la terre du système pour atténuer les bruits de masse haute fréquence pouvant affecter la synchronisation temporelle sur le bus triple redondant.
Informations supplémentaires
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- Conseils d'achat : Vérifiez attentivement les spécifications et la compatibilité du produit avant de commander pour assurer une application correcte.
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